A szerverek lelke: a Power5
A Power5 architektúra
Az IBM Power5 mikroprocesszor a 2001-ben bemutatott Power4 egyenes ági leszármazottja. A közeli rokonságról nem csupán az azonos utasításkészlet-architektúra (ISA) árulkodik, hanem az azonos felépítésű futószalag és az egyező késleltetések (így például a téves elágazásbecsléskor kieső ciklusok változatlan száma) is. Az IBM mérnökei azért törekedtek a fontosabb strukturális jellemzők bebetonozására, hogy a korábbi generációra optimalizált alkalmazásokat ne kelljen újrafordítani ahhoz, hogy hasítsanak az új chipen is.
Ám amennyi az azonosság, annyi az eltérés is a két generáció között: a Power5 számos újdonságot tartalmaz elődjéhez képest. Az egyik legfontosabb fejlesztés a szimultán többszálú végrehajtás (SMT) implementálása. Ez a végrehajtóegységek hatékonyabb kihasználását célzó megoldás az Intel Xeon és Pentium 4 processzorokból lehet ismerős (az Intel Hyper-Threadingnek nevezi). Előnye az elterjedt multithreading megoldásokkal szemben – mint amilyen a magas késleltetésű műveleteknél programszálat váltó durva szemcsézettségű MT vagy a meghatározott számú ciklusonként váltó finom szemcsézettségű MT –, hogy a chip végrehajtó egységeit egyidejűleg (szimultán) képes a két szál műveleteivel lefoglalni.
A Power4-hez hasonlóan két processzormagot tartalmazó Power5 mindkét magja két utasításszállal boldogul (akárcsak a Xeon vagy a Pentium 4), az IBM vizsgálatai szerint ugyanis több szál kezelése jelenleg nem valósítható meg hatékonyan. A chipet így négy logikai processzorként látja az operációs rendszer. Az IBM SMT-implementációja azonban kifinomultabb, mint az Intelé. A megvalósításhoz szükséges logika 24 százalékkal növelte meg a mag méretét (az Intel esetében ez az érték 5 százalék). Egyes erőforrások elkerülhetetlen megkettőzésén és az átnevező regiszterek számának bővítésén túl a legtöbb területet a dinamikus erőforrás-kiegyenlítésért és a beállítható szálprioritásért felelős logika foglalja el. A Power5 ugyanis képes dinamikusan kiegyensúlyozni a két programszál feldolgozását (például ha az egyik szál cache-találati hiba miatt bedugul, a másik szál utasításait előreengedi) és – egy nyolcfokozatú skálán – biztosítja az operációs rendszer számára az egyes szálak prioritásértékeinek meghatározását.
IBM Power5
Szintén az SMT miatt volt szükség a gyorsítótárak méretének és asszociativitásának megváltoztatására is. Az új chip immár 1,875 MB (1920 KB) 10 utas csoportasszociatív másodszintű és 36 MB 12 utas csoportasszociatív harmadszintű gyorsítótárral rendelkezik (a Power4 esetében 1,44 MB, 8 utas L2 és 32 MB 8 utas L3 cache-ről beszélhetünk). Az L3 cache a processzormagon kívül, a több processzornak szállást adó Dual-chip vagy Multi-chip Module-on található, ám a gyorsítótár directoryja a magra költözött. A gyorsabb és hatékonyabb L3 cache-elérésnek köszönhető, hogy a Power5 jobban skálázódik, mint elődje: akár 64 processzoros SMP rendszerek is építhetők köré.
Az ötödik generáció további újítása, hogy a memóriavezérlő a processzormagra költözött, ami jelentősen csökkenti a memóriaelérés késleltetését. Az AMD hasonló megoldást alkalmaz Opteron és Athlon 64 processzorai esetében. A mérnökök javítottak továbbá az adat-előbehívás (prefetch) hatékonyságán, és dinamikus fogyasztáscsökkentő megoldással is ellátták a chipet: ez a logika az éppen nem használt áramköröket kapcsolja le működés közben.
A Multi-Chip Module
A 276 millió tranzisztoros chipmonstrum 0,13 mikronos SOI (silicon on insulator) technológiával gyártva 389 mm2 területet foglal el. A lapkákat az IBM egyedi tokozásba bújtatja: a most bejelentett szerverekben a processzorok ún. Dual-Chip Module-okon (DCM) laknak. Ezeken található a két processzormag mellett a 36 MB harmadszintű gyorsítótár is. A negyedik negyedévben megjelenő csúcskategóriás – és még több chipet tartalmazó – kiszolgálókba már olyan Multi-Chip Module-ok (MCM) kerülnek, melyek négy (egyenként két magot tartalmazó) processzort és négyszer 32 MB L3 cache-t zsúfolnak egy tokozásba.
Emvy és Erasmus
